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基于Cadence的高速PCB設(shè)計(jì)

發(fā)布時(shí)間：2016-07-11 15:35:21 分類：資料中心

隨著人們對(duì)通信需求的不斷提高，要求信號(hào)的傳輸和處理的速度越來(lái)越快．相應(yīng)的高速PCB的應(yīng)用也越來(lái)越廣，設(shè)計(jì)也越來(lái)越復(fù)雜．高速電路有兩個(gè)方面的含義：一是頻率高，通常認(rèn)為數(shù)字電路的頻率達(dá)到或是超過(guò)45MHz至50MHz，而且工作在這個(gè)頻率之上的電路已經(jīng)占到了整個(gè)系統(tǒng)的三分之一，就稱為高速電路．

　　另外從信號(hào)的上升與下降時(shí)間考慮，當(dāng)信號(hào)的上升時(shí)間小于6倍信號(hào)傳輸延時(shí)時(shí)即認(rèn)為信號(hào)是高速信號(hào)，此時(shí)考慮的與信號(hào)的具體頻率無(wú)關(guān)．

　　高速PCB設(shè)計(jì)是一個(gè)很復(fù)雜的系統(tǒng)工程，只有借助于那些不僅能計(jì)算設(shè)計(jì)中用到的每個(gè)元器件的物理特性和電氣特性的影響及其相互作用，還必須能從設(shè)計(jì)的PCB中自動(dòng)提取和建立模型，并且具有提供對(duì)實(shí)際設(shè)計(jì)操作產(chǎn)生動(dòng)態(tài)特性描述的仿真器等強(qiáng)大功能的EDA軟件工具，才能更全面地解決以上信號(hào)完整性、電磁干擾、電源完整性等問(wèn)題。

　　在具體設(shè)計(jì)過(guò)程中，在橫向上要求各部分的設(shè)計(jì)人員通力合作，在縱向上要求設(shè)計(jì)的各個(gè)階段綜合考慮，把設(shè)計(jì)和仿真貫穿于整個(gè)設(shè)計(jì)過(guò)程，實(shí)現(xiàn)過(guò)程的可控性，具體指標(biāo)的量化，只有這樣才能做到高效的設(shè)計(jì)。

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